Міністерство освіти і науки, молоді та спорту України
Національний університет «Львівська політехніка»
ІКТА
Кафедра ЗІ
З В І Т
до лабораторної роботи №1
з курсу:
“Комп’ютерні методи аналізу та проектування електронних засобів”
на тему:
«Вивчення основних принципів роботи в середовищі системного редактора САПР ПЛІС ALDEC RIVIERA 2004»
Мета роботи: - набуття основних навиків написання програм опису електронних вузлів і блоків на мові VHDL та їх функціонального моделювання засобами САПР Aldec Riviera 2004.
1.ОСНОВНІ ВІДОМОСТІ
1.1. Коротка характеристика мови VHDL.
VHDL є абревіатурою від Very high speed integrated circuits Hardware Description Language, яку можна перекласти як мова опису пристроїв на надвеликих інтегральних схемах (НВІС). Спонсором розроблення цієї мови в середині 1980-х років було Міністерство оборони США і ІЕЕЕ. Метою розробки було отримання простого у використанні засобу проектування і моделювання логічних схем для всіх етапів розроблення електронних систем, починаючи від модулів мікросхем і завершуючи великими обчислювальними системами. На даний час діє стандарт VHDL, який описаний в документі ІЕЕЕ 1076-202 що є промисловим стандартом, який широко використовується для опису роботи цифрових систем.
Незважаючи на те, що мова VHDL нагадує інші мови програмування, вона володіє рядом важливих відмінностей, а саме:
- проекти цифрових пристроїв (ЦП), створені за допомогою мови VHDL, мають, як правило, ієрархічну структуру;
- специфікації модулів VHDL-проектів можуть використовувати або математичні алгоритми, які описують їх роботу, або опис апаратної структури. В залежності від цього, опис модуля може мати поведінкову або структурну форму;
- моделювання алгоритму роботи проекту базується на подієвому принципі управління;
- VHDL-проект дозволяє виконувати моделювання протікання паралельних процесів в електричних схемах, часовий аналіз сигналів і їх параметрів;
- VHDL підтримується інструментальними засобами синтезу і системами автоматизованого проектування (САПР) багатьох виробників програмного забезпечення, які можуть створювати прямо з опису VHDL-проекту його апаратну реалізацію;
- використовуючи VHDL можна проектувати, моделювати і синтезувати практично будь-який ЦП, від простої комбінаційної схеми до завершеної мікропроцесорної системи на НВІС.
1.2. Етапи проектування з використанням VHDL.
В більшості випадків апаратна реалізація проекту ЦП з використанням VHDL відбувається згідно наступних етапів:
Розроблення ієрархічної блок-схеми проекту. Вияснення базового конструктивно-технологічного методу і стандартних блоків на рівні структурної схеми. Оскільки великі логічні проекти є, як правило, ієрархічними, використання VHDL дозволяє легко розбити проект на модулі (субпроекти) і визначити їх інтерфейси.
Програмування. Запис VHDL-коду для модулів і їх інтерфейсів.
Компіляція. Аналіз програмного коду VHDL-проекту для виявлення синтаксичних помилок, а також перевірка його сумісності з іншими модулями. Під час компіляції також збирається внутрішня інформація про структуру проекту, яка необхідна для моделювання роботи ЦП, що проектується.
Моделювання. Визначення і застосування вхідних дій до відкомпільованого коду проекту і спостереження за вихідною реакцією. Моделювання може виконуватись як в формі функціонального контролю, тобто перевірка логіки роботи проекту без врахування часових співвідношень і затримок розповсюдження сигналу на логічних елементах, так і в якості одного з етапів верифікації завершеного проекту.
Синтез. Перетворення VHDL-опису в набір примітивів або логічних елементів, які можуть бути реалізовані з врахуванням конкретної технології.
Компоновка, монтаж і розводка. Відображення проекту на карті синтезуючих елементів, які містяться в НВІС.
Часовий аналіз. Отримання фактичних затримок реалізованої НВІС цифрової схеми проекту з врахуванням довжини з’єднань, електричних навантажень і інших відомих факторів.
1.3. Програмовані логічні інтегральні схеми.
Програмовані логічні інтегральні схеми (ПЛІС)...
